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赛普拉斯推出 CY7C1512KV18-250BZXI 72M SRAM同步QDR II易失存储器
批次：1401+
型号：CY7C1512KV18-250BZXI
封装：BGA
功能说明
CY7C1510KV18，CY7C1525KV18，CY7C1512KV18和CY7C1514KV18是1.8V同步流水线SRAM，配备QDR-II架构。QDR-II架构包括两个单独的端口中的一个：
要访问的读取端口和写入端口内存阵列。
读取端口具有专用的数据输出支持读操作，写端口具有专用数据支持写操作的输入。QDR-II体系结构具有分离数据输入和数据输出以完全消除需要“周转”常见的数据总线I / O设备。
通过公共地址访问每个端口总线。读写地址的地址被锁存输入（K）时钟的交替上升沿。进入QDR-II读写端口完全独立于一个另一个。为了最大化数据吞吐量，读写端口配备了DDR
接口。每个地址位置是与两个8位字（CY7C1510KV18）相关的9位字（CY7C1525KV18），18位字（CY7C1512KV18）或36位单词（CY7C1514KV18）依次突入或冲出设备。
因为数据可以传输进出器件在两个输入时钟的每个上升沿（K和K和C和C），最大程度地提高了内存带宽，同时简化了通过消除总线周转来进行系统设计。深度扩展是通过端口选择
来完成的使每个端口独立运行。
所有同步输入都通过输入寄存器控制K个或K个输入时钟。所有数据输出均通过输出由C或C（或单个时钟中的K或K）控制的寄存器域）输入时钟。写操作在片上进行同步自定时写
电路。
特征
独立的独立读写数据端口
支持并发交易
■ 高带宽的333 MHz时钟
■ 所有访问都有2字突发
■ 读取和写入均具有双倍数据速率（DDR）接口
333 MHz的端口（以666 MHz传输数据）
■ 两个输入时钟（K和K），用于精确的DDR时序
SRAM 仅使用上升沿
■ 两个输入时钟用于输出数据（C和C），以最大程度地减少时钟
偏斜和飞行时间不匹配
■ 回声时钟（CQ和CQ）简化了高速数据捕获
系统篇
■ 单路复用地址输入总线锁存器地址输入
对于读和写端口
■ 用于深度扩展的单独端口选择
■ 同步内部自定时写入
■ DOFF时，QDR™-II的读取周期为1.5个周期
被认定为高
■ 操作类似于具有1个周期读取延迟的QDR-I设备
当DOFF被置为LOW时
■ 在x8，x9，x18和x36配置中可用
■ 完整的数据一致性，提供最新数据
■ 核心V DD = 1.8V（±0.1V）；IO V DDQ = 1.4V至V DD
同时支持1.5V和1.8V IO电源
■ 提供165球FBGA封装（13 x 15 x 1.4毫米）
■ 提供无铅和非无铅封装
■ 可变驱动HSTL输出缓冲器
■ JTAG 1149.1兼容的测试访问端口
■ 锁相环（PLL），用于精确数据放置
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