产品概述
采用两个哈佛结构 Xtensa LX6 CPU 构成双核系统。所有的片上存储器、片外存储器以及外设都分布在两个 CPU 的数据总线和／或指令总线上。
除下文列出的个别情况外，两个 CPU 的地址映射呈对称结构，即使用相同的地址访问同一目标。系统中多个外设能够通过 DMA 访问片上存储器。
两个 CPU 的名称分别是“PRO_CPU”和“APP_CPU”。PRO 代表“protocol（协议）”，APP 代表“application（应用）”。在大多数情况下，两个 CPU 的功能是相同的。
主要特性
• 地址空间
– 对称地址映射
– 数据总线与指令总线分别有 4 GB (32-bit) 地址空间
– 1296 KB 片上存储器地址空间
– 19704 KB 片外存储器地址空间
– 512 KB 外设地址空间
– 部分片上存储器与片外存储器既能被数据总线也能被指令总线访问
– 328 KB DMA 地址空间
• 片上存储器
– 448 KB Internal ROM
– 520 KB Internal SRAM
– 8 KB RTC FAST Memory
– 8 KB RTC SLOW Memory
• 片外存储器
片外 SPI 存储器可作为片外存储器被映射到可用的地址空间。部分片上存储器可用作片外存储器的 Cache。
– 最大支持 16 MB 片外 SPI Flash
– 最大支持 8 MB 片外 SPI SRAM
• 外设
– 41 个外设模块
• DMA
– 13 个具有 DMA 功能的模块
功能描述
同构双核系统由两个哈佛结构 Xtensa LX6 CPU 构成，每个 CPU 都具有 4 GB（32-bit）的地址空间。两个 CPU的地址映射是对称的。
地址 0x4000_0000 以下的部分属于数据总线的地址范围，地址 0x4000_0000 ~ 0x4FFF_FFFF 部分为指令总线的地址范围，地址 0x5000_0000 及以上的部分是数据总线与指令总线共用的地址范围。CPU 的数据总线与指令总线都为小端序。即字节地址 0x0、0x1、0x2、0x3 访问的字节分别是 0x0 访问的 32-bit字中的最低、次低、次高、最高字节。CPU 可以通过数据总线按照字节、半字、字进行对齐与非对齐的数据访问。
CPU 可以通过指令总线进行数据访问，但必须是字对齐方式；非对齐数据访问会导致 CPU 工作异常。两个 CPU 都能够使用数据总线与指令总线直接访问片上存储器、使用 Cache 和 MMU 直接访问映射到地址空间的片外存储器、使用指令总线直接访问外设。
当两个 CPU 访问同一目标时，其使用相同的地址，整个系统的地址映射呈对称结构。表 1 描述了两个 CPU 的数据总线与指令总线中的各段地址所能访问的目标。
系统中部分片上存储器与部分片外存储器既可以被数据总线访问也可以被指令总线访问，这种情况下，两个 CPU都可以用多个地址访问到同一目标。
目前 ESP32 系列的产品型号：
ESP32-S2
ESP8266
ESP32-D0WD
ESP32-D0WDQ6
ESP32-D2WD
ESP32-S0WD
ESP8285
ESP8266EX
双核 Wi-Fi & BT/Bluetooth LE 模组
ESP32-WROOM-32D
ESP32-WROOM-32DC
ESP32-WROOM-32U
ESP32-WROOM-32
ESP32-WROOM-32UC
ESP32-WROVER-B
ESP32-WROVER-IB
ESP32-WROVER
ESP32-WROVER-I
ESP32-PICO-D4
单核 Wi-Fi & BT/Bluetooth LE 模组
ESP32-SOLO-1
ESP32-SOLO-1C
单核 2.4 GHz Wi-Fi 模组
ESP-WROOM-02D
ESP-WROOM-02DC
ESP-WROOM-02U
ESP-WROOM-02UC
ESP-WROOM-02
ESP-WROOM-S2
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